数字集成电路设计

绪论

• 什么是CMOS ?

  • 构成：上拉网络（PMOS）+下拉网络（NMOS）
  • 关系相互排斥

  

• 为什么上拉网络是PMOS、下拉是NMOS？

  • PMOS（N-Metal-Oxide-Semiconductor）：P型沟道，载流子为空穴，栅极低电平时导通
    • 饱和区条件：$V_{SD}>V_{SG}-V_{TH}$
    • 导通条件：$V_{SG}>V_{TH}$
  • NMOS（P-Metal-Oxide-Semiconductor）：N型沟道，载流子为电子，栅极高电平时导通
    • 饱和区条件：$V_{DS}>V_{GS}-V_{TH}$
    • 导通条件：$V_{GS}>V_{TH}$
  • 当上拉网络为PMOS、下拉是NMOS时，无阈值电压损失，高电平输出为 $V_{DD}$ 低电平为 $0$
  • 当上拉网络为NMOS、下拉是PMOS时，有阈值电压损失，高电平输出为 $V_{DD}-T_{TH}$ 低电平为 $V_{TH}$
  • 以上电压均为正值

• 为什么要"互斥"？

  • 上拉网络与下拉网络互斥，输出只有两种情况，$0$ 或者 $V_{DD}$
  • 否则会出现分压、悬空两种额外情况

三步法

• 重点：
  • 上拉、下拉网络拓扑结构？
  • 管子尺寸？
• 三步法设计CMOS拓扑
  1. 化成"非"逻辑
  2. 设计N网络
     • 与——串联
     • 或——并联
  3. 设计P网络
     • 对偶原理（摩根公式）
     • N串=>P并
     • N并=>P串

尺寸确定

• 确保电流输出能力对等
• $\frac{W}{L}$和电阻反比，和电导正比
• 串联翻倍，串几个，(W)翻几倍
  • 考虑串联导通时需要全部管都打开才能导通，保证电流输出能力不变（电导不变）
• 并联不变
  • 并联情况对应或逻辑，一个管导通即导通，故尺寸不需要改变
• N管和P管对载流子迁移率不同

设计方法学

• SYSTEM
• MODULE
• GATE
• CIRCUIT
• DEVICE

器件及反相器

MOS器件

• 饱和区电流公式

  $$I_D=\frac{1}{2}{\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{TH}{)}^2$$

• 三极管区、可变电阻区、线性区电流公式

  $$I_D={\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{TH})V_{DS}$$

各种效应

1. 体效应（Body Effect）

   $V_{SB}$ 影响阈值电压

   $$V_T=V_{T0}+\gamma (\sqrt{{\mathrm{\Phi }}_S+V_{SB}}-\sqrt{{\mathrm{\Phi }}_S})$$

2. 沟道长度调制效应（长沟道器件）（对应 BJT 的 Early Effect）

   由于 $V_{DS}$ 的作用，有效沟道长度被调制，夹断点向源端移动，导致 $I_D$ 增加

   $$I_D=I_D^{\prime }(1+\lambda V_{DS})$$

   $\lambda$ 沟道长度调制系数

3. 短沟道效应

   • 电场强度小：速率随电场强度成线性关系

   • 电场强度大：速率饱和（载流子碰撞—散射效应）

4. 速率饱和效应

   未达到 $V_{GS}-V_T$ 时就出现提前饱和

   提前饱和，电流减小，电压的控制效果减小

5. Drain-induced barrier lowering 漏端感应势垒降低（DIBL）

   短沟道下，漏、源电场耦合，降低 PN 结势垒，$V_{TH}$ 降低

   危害：$V_{DS}$ 足够大时，D 和 S 可能短路

6. 其他（详见器件物理）

   1. Velocity saturation
   2. Subthreshold conduction（亚阈值）
   3. Threshold variations
   4. Parasitic resistances
   5. Latch-up（闩锁效应）

复杂门

标准CMOS复杂门

逻辑努力

CMOS逻辑改进

标准CMOS逻辑改进

• 静态互补CMOS
  • 高噪声裕度/容限（Noise margins）
  • 低输出阻抗，高输入阻抗（Impedance）
  • 无静态功耗（Static power consumption）
  • 负载电容（Load capacitance）、晶体管导通电阻（Transistor on resistance）延迟
  • 上升和下降时间不一致，和晶体管尺寸有关
• 标准CMOS电路缺点
  • 管子数量多，对提高集成度不利
  • P-ch 网络冗余大，电路和版图设计比较复杂
  • 有N、P两个网络，输入电容大

几种简化方案：

1. 有比逻辑、NMOS逻辑

   • 管子数量少
   • 输入电容只有CMOS的一半
   • 有静态功耗

   电阻和耗尽型NMOS都不易生产

   伪NMOS逻辑（Pseudo NMOS）：

   上拉是一个常导通的P，下拉是N网络

2. 传输门电路（Transmission Gate）

   • CMOS：输入端只在栅上
   • 输入端同时驱动源/漏+栅

   • Pass Transistor (PT) Logic

     • 静态电路
     • N个晶体管而不是2N
     • 无静态功耗
     • 无比电路
     • 双向的 （Versus undirectional）

   • 传输管逻辑为非再生信号,无放大功能,信号越来越弱(利用INV再生)

   • 差分 Differential PT Logic (CPL)

     

     • 结构一样，输入不同，为什么不用PMOS
     • 总是存在互补的输入、输出，对于复杂门有效减少管子，不需要 INV
     • 静态逻辑
     • 可模块化设计，拓扑逻辑相同，仅改变输入
     • 简单、快速（Assuming number of transistors in series is small)
     • 对于互补信号，布线开销小
     • 静态功耗问题：非全电压摆幅

   • 疑惑 Cascaded NMOS

     

     • 对M1

       $$\begin{gathered} V_{Ax}>V_{Bx}-V_{TH}>0 \\ {V}_A-V_x>V_B-V_x-V_{TH}>0 \\ {V}_{DD}-V_x>V_{DD}-V_x-V_{TH}>0 \\ 0>-V_{TH}>V_x-V_{DD} \\ {V}_x<V_{DD}-V_{TH} \end{gathered}$$

     • 对M2

       $$\begin{gathered} V_{xy}>V_{Cy}-V_{TH}>0 \\ {V}_x-V_y>V_C-V_y-V_{TH}>0 \\ {V}_x>V_{DD}-V_{TH}>V_y \end{gathered}$$

   • 解决静态功耗的措施

     1. Level Restorer

        引一个反馈来拉高 $V_{out}$ 到 $V_{DD}$（有比）

     2. Multiple ${\text{V}}_T$ Transistors

        工艺解决：

        使用阈值接近0的晶体管，来消除阈值电压损失。

        会导致漏电功耗（亚阈值电流）。

     3. Transmission Gates (TGs)

        • 最常用的解决措施

        • 传输门（对管）

          

        • 摆烂了

传输门逻辑改进

动态电路

动态电路设计

时序逻辑

• 组合逻辑
• 时序逻辑
• 无比电路
• 有比电路
• 静态逻辑

静态时序电路 (Static Sequential Circuits)

• 时序逻辑

  

• Mealy机和Moore机的区别

  • Mearly：输出和当前状态和输出都有关
  • Moore：输出只和当前状态有关

• 储存单元的分类

  • Latches（电平敏感）
    • 高电平时输出等于输入，$Q=input$ — Transparent Mode
    • 低电平时保持之前输出，$Q=output$ — Hold Mode
    • 正锁存器：高通；负锁存器：低通
    • 存在建立时间、保持时间
  • Flipflops（边沿敏感）
    • 时钟边沿处
      • 上升（正）沿触发
      • 下降（负）沿触发
    • 由 Latch 构建（Master-Slave Flipflops）

Latches

• Positive Latch（正锁存器）

  

• Negative Latch（负锁存器）

  

D触发器（D FlipFlop）

• Timing Metrics

  建立时间：$t_{su}$ setup time

  保持时间：$t_{hold}$ hold time

  传递延迟：$t_{c\text{-}q}$

  

• 时序约束条件

  • $t_{cdreg}+t_{cdlogic}\ge t_{hold}$

    • $t_{cdreg}$ ：寄存器最小传输延迟
    • $t_{cdlogic}$：逻辑电路最小延迟

  • $T\ge t_{c\text{-}q}+t_{plogic}+t_{su}$

    • $t_{plogic}$：最坏情况下逻辑延迟

    高性能系统，逻辑深度低，reg传输延时、建立时间

存储单元

• Static Storage

  • 有电保持状态

  • 通过正反馈来保持

    

• Dynamic Storage

  • 利用寄生电容保持状态

  • 毫秒级

  • 周期性刷新

  • 比较简单，速度快，功耗低

    

动态时序电路

时序问题

异步电路

重点

三步法

• 原题

  

  P网络：A串上BC并

  N网络：BC串和A并

确定MOS管尺寸

• 导通能力有等效关系

  • 并联：电导相加（W 相加）
  • 串联：电阻相加（L 相加）

  

各种效应

• 沟道长度调制效应

由于$V_{DS}$ 的作用，有效沟道长度发生变化，夹断点向源端移动

$$I_D=I_D^{\prime }(1+\lambda V_{DS})$$

$\lambda $ 为沟道长度调制系数

• 常见效应

  • 体效应（Body Effect）

    $V_{SB}$ 影响阈值电压

  $$V_T=V_{T0}+\gamma (\sqrt{{\mathrm{\Phi }}_S+V_{SB}}-\sqrt{{\mathrm{\Phi }}_S})$$

  • 沟道长度调制效应（长沟道器件）（对应 BJT 的 Early Effect）

    由于 $V_{DS}$ 的作用，有效沟道长度被调制，夹断点向源端移动，导致 $I_D$ 增加

  $$I_D=I_D^{\prime }(1+\lambda V_{DS})$$

  $\lambda$ 沟道长度调制系数

  • 短沟道效应

  • 电场强度小：速率随电场强度成线性关系

    • 电场强度大：速率饱和（载流子碰撞—散射效应）

  • 速率饱和效应

    未达到 $V_{GS}-V_T$ 时就出现提前饱和

    提前饱和，电流减小，电压的控制效果减小

  • Drain-induced barrier lowering 漏端感应势垒降低（DIBL）

    短沟道下，漏、源电场耦合，降低 PN 结势垒，$V_{TH}$ 降低

    危害：$V_{DS}$ 足够大时，D 和 S 可能短路

• 区别长沟道和短沟道（两幅图 2-01）

  

• 短沟道速率饱和效应

  

• 饱和单流小，电压的控制能力弱

• $I_D$ 和 $V_{DS}$ 图中，长沟道为平方关系，短沟道为线性关系

反相器的电压传输特性曲线（VTC）

PPT 2-04

• 标准反相器的 VTC 曲线

  

• 各种工艺角情况下的 VTC 曲线偏移情况

  • 强 PMOS ，弱 NMOS （snfp）右移
  • 弱 PMOS ，强 NMOS （fnsp）左移

• 工艺角

  FF FS TT SF SS

  Slow

  Fast

反相器驱动例题

PPT 2-04

• 单级 INV 驱动 $C_L$ 时何时速度更快？

  1. 等比例放大，$f_i$ 相同，INV 链最快
  2. 通常取 $f_{out}=4$ ，级数随之而定

• 多级 INV 组成链时，总体何时最快？

  

• 扇出

  $$F=\frac{C_L}{C_g}$$

  

动态功耗

PPT 2-04

• 功耗分类

  • 动态功耗

    • 开关功耗（充放电）
    • 短路功耗

  • 静态功耗

    • 漏电功耗
    • 直流功耗

• 开关功耗公式

降低功耗的手段：降低四个分量

• $\alpha$ （开关活动因子）的计算

  • 先算 P（为0的概率）

  • 再算 $\alpha$

    • 静态电路 $\alpha =P\times (1-P)$

    • 动态电路 $\alpha =P$

  • 再看总的

    

• 原题

  

  A	B	OUT
  0	0	1
  0	1	0
  1	0	0
  1	1	0

版图提电路

PPT 3-01

1. 找栅和N+，P+（VDD—P管，GND—N管）

2. 栅和有源区交叉点——晶体管

3. 看连接关系（标准CMOS电路）

   

• 原题

  

  修改意见：尽可能多的有源区接地

Multi-Finger

PPT 3-01

• 并联关系，W 相加

• 更小的扩散电容

逻辑努力（待复习）

PPT 3-02

• Examples

  

• 复杂门的优化

  

传输门

PPT 4-02

• 基于传输管的 八选一 、四选一 逻辑（传输管还是传输门）

• DCVSL（差分级联开关逻辑）,源P网络改为N网络要加非号

  • 优缺点，工作原理

    • 有毛刺
    • 两网络互斥，各负责下拉

  • 会写级联情况下的逻辑表达式

    • 串与，并或

    

  • 由逻辑函数给出差分门电路

    

• 原题

  

  PDN1网络：

  $AB$ 串再和 $CD$ 的并串

  PDN2网络：

  $\overline{A}\overline{B}$ 并再和 $\overline{C}\overline{D}$ 的串并

  差分电路的优点：（这些优点针对 DCVSL 差分级联电压开关逻辑）

  1. 大部分管是N管，连线简单，寄生参数少，利用N阱少数P管做在阱内，大量N管在阱外
  2. 没有电平蜕化，全电压摆幅，具有CMOS网络的优点
  3. 能同时输出F和F非，设计更加灵活

  差分电路的缺点：

  1. 速度慢
  2. 有毛刺
  3. P阵列逻辑动作滞后N阵列逻辑（两阵列都是NMOS），这段时间差有静态功耗

动态门电路

PPT 5-01

静态门翻转概率：$P=P0\times P1$

动态门翻转概率：$P=P0=N0$ （需要预充）

从 $\alpha$ 的角度来看，动态门功耗更高

• 电荷共享问题（计算）
  • N 管传高电压最多到 VDD-VTH

时序电路

PPT 6-01

• 各种概念：

  • 组合逻辑

    任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关

  • 时序逻辑

    任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态

  • 无比电路

    输出和晶体管尺寸比例无关

  • 有比电路

    输出和晶体管尺寸比例有关

  区别有比电路和无比电路的一个简单方法：

  若输出时输入管和负载管都导通，则为有比电路，反之为无比电路。

  无比电路的功耗要低。

  • 静态逻辑

    静态逻辑电路中靠稳定的输入信号使MOS晶体管保持导通或截止状态，从而维持稳定的输出状态。输入信号存在，对应的输出状态存在；只要不断电，输出信息可以长久保持。

  • 动态逻辑

    动态逻辑电路中利用寄生电容的存储效应来保存信息，即使输入信号不存在，输出状态也可以保持，但由于泄漏电流的存在，信息不能长期保持。

  • D触发器

    边沿敏感

  • 锁存器

    电平敏感

• 各种术语：

  

  • 建立时间

    上升沿之前，D必须稳定多长时间，QM才能采样到稳定值

  • 保持时间

    上升沿之后，D要保持稳定的时间

  • 传递延时

    QM到Q

• 其他例子

  1. 
  2. 
  3. 

• 时序约束条件

  • $t_{cdreg}+t_{cdlogic}\ge t_{hold}$

    • 避免算的太快把之前的结果给冲掉了，不满足可以通过增加 Buffer 来解决
    • $t_{cdreg}$ ：寄存器最小传输延迟
    • $t_{cdlogic}$​：逻辑电路最小延迟
    • $t_{hold}$ : 下一级寄存器（触发器）要求的保持时间

  • $T\ge t_{c\text{-}q}+t_{plogic}+t_{su}$

    • 一周期做完三件事，不满足可以通过降低系统运行频率来解决
    • $t_{plogic}$：最坏情况下逻辑延迟

    高性能系统，逻辑深度低，优化 reg 传输延时、建立时间

• 对实际电路如（Power PC Flipflop）

  

  • 两个Latches组成，时钟有非时钟（边缘敏感）
  • 传输延时和建立保持时间

存储单元的分类

PPT 6-01

• Static Storage

  • 有电保持状态

  • 通过正反馈来保持

    

• Dynamic Storage

  • 利用寄生电容保持状态

  • 毫秒级

  • 周期性刷新

  • 比较简单，速度快，功耗低

    

• 双稳态电路的电路图

时序电路分析

PPT 6-02

时序问题实际情况

PPT 6-02

• 仅考虑时钟歪斜

  $$\begin{gathered} T+\delta \ge t_{c\text{-}q}+t_{plogic}+t_{su} \\ {t}_{hold}+\delta \le t_{cdreg}+t_{cdlogic} \end{gathered}$$
  • 负时钟歪斜（Negative Clock Skew） $\delta <0$ : 降低性能，但是 $t_{hold}$ 更容易满足
  • 正时钟歪斜（posetive Clock Skew） $\delta >0$ : 提高性能，但是 $t_{hold}$ 不容易满足

• 考虑时钟歪斜和抖动

  $$\begin{gathered} T+\delta -2t_{jitter}\ge t_{c\text{-}q}+t_{plogic}+t_{su} \\ {t}_{hold}+\delta +2t_{jitter}\le t_{cdreg}+t_{cdlogic} \end{gathered}$$

考虑最坏情况

译码器、多路选择器搭建

• 传输管异或门

  

• 传输门八选一

  

• 四选一

  

存储器

PPT 8-01

• 总体结构

• SRAM 单元

  • 画出
  • 说出工作原理
  • 读破坏问题
  • 如何写进去

• 工作原理

​ M1、M2、M3、M4构成双稳态电路，M5、M6为存取管（访问管）。

​ WL为字线，控制存取管的开关，

​ BL、$\overline{BL}$为位线，控制数据的出入。

​ 读过程：首先将位线BL、$\overline{BL}$预充到高电平，随后字线WL=1控制存取管打开，这时两条位线必有一条为高电平，另一条被拉到低电平，实现读操作。

​ 写过程：首先使一条位线为高电平，另一条位线为低电平，随后字线WL=1控制存取管打开，实现写操作。

• 避免读破坏问题（M1和M5的抗衡，或者M3和M6的抗衡）：

​ 为了防止$\bar{Q}$原本的0被改写为1，根据电阻分压的原理，可以推断出M1的电阻要尽量小一些，M5的电阻要尽量大一些，也就是说M1的宽长比必须大于M5的宽长比。（同理M3的宽长比必须大于M6的宽长比)

• 写操作注意的问题，确保能写进去（M4和M6的抗衡，或者M2和M5的抗衡）：

​ 为了确保Q能被改写（从1拉到0），根据电阻分压的原理，可以推断出M6的电阻要尽量小一些，M4的电阻要尽量大一些，也就是说M6的宽长比必须大于M4的宽长比。（同理M5的宽长比必须大于M2的宽长比）