Bias Reference（偏置与基准电路）

一句话定位

论文 schematic 里的 Vbiasp/Vbiasn/Vcascp/Vcascn 是理想电压源,真实芯片必须靠 bias circuit 产生并扛住 PVT、startup、PSRR、噪声、matching、headroom——"OTA core 能工作,不等于完整 Op-Amp 能工作"。

何时选它 / 何时放弃

✅ 任何要流片的 OTA:bias circuit 不是可选模块,而是完整 Op-Amp 的一部分
✅ 多级/多 OTA 系统:共享 bias 网络,PSRR 与噪声预算要从系统层面做
✅ 需要一阶电源无关的偏置电流:β-multiplier 的 $g_{m}$ 只由 R 决定
❌ 概念验证/学习阶段:暂时用理想电压源,但要清楚结论是"core 能工作"不是"芯片能工作"
❌ 功耗极紧:β-multiplier 两条支路常驻电流 + 大电阻面积,代价要算
❌ 电阻精度差/TC 大的工艺:constant-gm 的温度行为直接由电阻 TC 决定

电路结构

图 E010001:β-multiplier / constant-gm bias reference,PMOS 侧电阻版本——两条支路尺寸比 K:1 + 电阻 R 构成自偏置环,产生与电源一阶无关的偏置电流 $I_{B}$ (ADT 原始图,识别见 ADT SVG 图索引)。

信号路径一句话:上侧 PMOS 镜(M3/M4)强制两条支路电流相等 → 下侧 NMOS 支路尺寸比 K:1 + 源极电阻 R 决定 $I_{B}$ → $I_{B}$ 经电流镜复制给 OTA 各支路。互补版本 E010002 为 NMOS 侧电阻版。

关键特性:两个简并态——零电流态( $I = 0$ 时环路处处满足,电路"死机")与正常工作态并存;所以必须加启动电路。

核心设计公式(设计时直接查)

记号约定:K 为两条支路的 $W / L$ 比(K:1); $R$ 为源极设定电阻; $(W / L)_{n}$ 为"1"侧(参考)NMOS 的尺寸; $μ_{n} C_{o x}$ 为 NMOS 工艺因子。

指标	公式	说明
偏置电流	$I_{B} = \frac{2}{μ_{n} C_{o x} (W / L)_{n} R^{2}} {(1 - \frac{1}{\sqrt{K}})}^{2}$	一阶上与 $V_{D D}$ 无关(自偏置); $I_{B} \propto 1 / (μ_{n} C_{o x} R^{2})$ ,随工艺的 $μ_{n} C_{o x}$ 漂移
跨导(核心性质)	$g_{m} = \frac{2}{R} (1 - \frac{1}{\sqrt{K}})$	与 $μ_{n} C_{o x}$ 完全无关——constant-gm 的由来; $g_{m}$ 的温度行为 = 电阻 R 的 TC
K 与 R 的选择	$I_{B}$ 定 R; $K$ 越大, $(1 - 1 / \sqrt{K})^{2}$ 越接近 1、电流对 K 误差越不敏感	典型 K = 4–8;大 K 省电阻面积,但镜像支路面积涨
简并态	零电流态与工作态并存	自偏置环固有属性,必须启动电路推出零电流态
启动电路要求	在 $I = 0$ 时注入扰动使环偏离零电流态;启动后自动退出	不能给稳态注入偏置误差,也不能在稳态持续耗流
电源相关性(二阶)	$I_{B}$ 仍受 PMOS 镜的 $λ$ 、 $V_{D S}$ 失配影响	一阶与 $V_{D D}$ 无关,二阶仍相关:镜的 Early 电压决定实际 PSRR

设计流程:从规格到 W/L

定 $I_{B}$ 与 $g_{m}$ 目标:OTA 的偏置电流与 $g_{m}$ 规格 → 由 $g_{m} = \frac{2}{R} (1 - \frac{1}{\sqrt{K}})$ 定 R;
选 K:匹配与面积权衡,典型 4–8;
定 $(W / L)_{n}$ :由 $I_{B} = \frac{2}{μ_{n} C_{o x} (W / L)_{n} R^{2}} {(1 - \frac{1}{\sqrt{K}})}^{2}$ 解出 $(W / L)_{n}$ ,同时确保两管 $V_{o v}$ 分配合理、饱和;
设计启动电路:保证最坏上电斜率、最坏 corner 下都能跳出零电流态,启动后自动关断、不干扰稳态;
PMOS 镜对称:上侧镜用 cascode 或大 $L$ 减小 $λ$ 引起的二阶电源相关性;
仿真闭环:上电瞬态(零电流态逃逸)、 $V_{D D}$ 扫描(PSRR)、全角 × 温度 × 电压(饱和与 $I_{B}$ 漂移)、噪声。

设计速算示例

规格: $I_{B} = 10 μ A$ 、 $g_{m} \approx 200 μ S$ 、 $K = 4$

$g_{m} = \frac{2}{R} (1 - \frac{1}{2}) = \frac{1}{R}$ → $R = 5 k Ω$ ;
$I_{B} = \frac{0.5}{μ_{n} C_{o x} (W / L)_{n} R^{2}}$ ,设 $μ_{n} C_{o x} = 200 μ A / V^{2}$ → $(W / L)_{n} \approx 10$ ;
启动电路:上电时给 PMOS 镜栅注入一小股电流,稳态后隔离;全角验证 0→VDD 上电都能启动。

注意事项 / 常见坑

零电流简并态是"死机"风险:自偏置环在 $I = 0$ 时也满足环路方程,没有启动电路就是批量失效;启动电路要在最坏上电斜率与 corner 下验证,且稳态后不注入误差。
电阻 TC 决定 gm 的温度行为: $g_{m}$ 一阶上只由 R 决定,电阻温度系数直接变成 gm/带宽的温度漂移——选 TC 小的电阻类型,或按 TC 做补偿。
K 的匹配:两支路尺寸比 K:1 的失配直接进 $I_{B}$ 误差,镜像对 layout 必须共质心、同环境。
电阻热噪声进偏置电流:R 的热噪声经环路进入 $I_{B}$ ,再经电流镜复制进 OTA 各级——等效输入噪声里会有它的影子,噪声预算别漏掉 bias 网络。
衬底偏置效应:电阻所在支路的源电位与参考支路不同 → $V_{S B}$ 不同 → $V_{T H}$ 偏移,实际 K 的等效比例偏离名义值,计算与仿真要用实际 $V_{S B}$ 。
二阶电源相关性:PMOS 镜的 $λ$ 让 $I_{B}$ 仍随 $V_{D D}$ 微变,高 PSRR 需求时上 cascode 镜或加大 $L$ 。
bias 线是共用噪声总线:多级 OTA 共享 bias 网络时噪声与纹波在此叠加,关键偏置节点要加去耦。

优点 / 缺点

优点	缺点
一阶上与电源无关,PSRR 有保障	额外面积与功耗:常驻支路 + 大电阻
$g_{m}$ 只由 R 决定(constant-gm),工艺鲁棒	startup 是硬问题,漏检导致批量失效
一个 bias 网络服务多级/多 OTA/整芯片	噪声容易被低估(bias 线是共用总线)
外部引脚/修调位可微调覆盖工艺偏差	问题常在冷门 corner 爆发,排查成本高

与邻近结构对比

对比项	理想 bias(论文)	β-multiplier	Bandgap 基准
输出	任意设定电压	电流 $I_{B}$ (gm 由 R 定)	电压(与温度一阶抵消)
PVT	恒定(不真实)	gm 稳, $I_{B}$ 随 $μ_{n} C_{o x}$ 漂	电压稳,需 buffer 转 bias
Startup	不存在	必须	必须(同样有简并态)
用途	概念验证	OTA 偏置电流首选	电压基准、温度敏感应用