Low Voltage

一句话定位

低 VDD 是设计约束而不是单一拓扑:电源压低时,用减少堆叠、bulk-driven、inverter-based、电平移位/浮动电源等手段重新分配 headroom,在保住摆幅与共模范围的前提下尽量多留增益。

何时选它 / 何时放弃

电路结构

无对应 ADT 图(图库没有专门的低压拓扑实例),按原理讲解。

Low-Voltage 不是一种固定的 circuit diagram,而是一类设计目标:同一张电路图,在 $V_{D D}$ 足够时是"正常设计",压到某个电压以下就变成"低电压设计"。因此本篇没有标准拓扑,只有一组可组合的技术手段:

① 减少堆叠 — 把 4 层电流路径减到 3 层甚至 2 层,每层分到更多 $V_{D S}$ ;代价是输出电阻从 $g_{m} r_{o}^{2}$ 量级掉回 $g_{m} r_{o}$ 量级,增益压力转移给 $G_{m}$ 、第二级或互补结构。

② Folded Cascode 替代 Telescopic — 输入支路与输出 cascode 支路分离,输入共模与输出摆幅的约束解耦;代价是折叠支路多耗电流与噪声(见 03-Folded Cascode)。

③ bulk-driven 输入 — 信号加在 bulk 而不是 gate,摆脱"栅压必须越过 $V_{T H}$ "的限制;代价是跨导退化为 $η g_{m}$ ,且 bulk–source 寄生 PN 结把输入摆幅限制在约 0.5 V 以内。

④ inverter-based 互补跨导 — NMOS 与 PMOS 各贡献一份 $g_{m}$ ,同一份电流两份跨导,纵向只叠两层,是极低 VDD 下性价比最高的一类(见 04-Inverter-Based)。

⑤ 电平移位 / 浮动电源 — 用 level-shift 支路或浮动电源把信号搬到合适的直流电平,使主放大管不必面对过低的共模/偏置;代价是额外静态电流、噪声与极点。

记号约定: $η$ 为背栅系数; $V_{o v} = V_{G S} - V_{T H}$ 为过驱动电压; $N$ 为同一条电流路径上的堆叠层数。

指标	公式	说明
背栅系数	$η = \frac{g_{m b}}{g_{m}} = \frac{γ}{2 \sqrt{2 Φ_{F} + V_{S B}}}$	典型 0.2–0.4(深亚微米工艺更低);体效应越强,背栅跨导占比越大
bulk-driven 等效跨导	$g_{m, e f f} = g_{m b} = η g_{m}$	背栅输入只有栅输入的 $η$ 倍(约 1/3~1/5),增益、GBW、噪声同比例打折
阈值电压(体效应)	$V_{T H} = V_{T H 0} + γ (\sqrt{2 Φ_{F} + V_{S B}} - \sqrt{2 Φ_{F}})$	衬底电位直接改写阈值——bulk-driven 能"绕开 $V_{T H}$ "的本征来源
堆叠 headroom	$V_{D D, m i n} \approx N \cdot V_{o v}$ (顶层栅压内部偏置时);每层栅压靠外部/二极管偏置则另计 $V_{T H}$	Telescopic 4 层 ≈ $4 V_{o v}$ ;但输入共模下界还额外要 $V_{T H} + 2 V_{o v}$ 起步
单级增益 vs 层数	$A_{0} \approx G_{m} R_{o u t}$ : $R_{o u t}$ 2 层 ≈ $g_{m} r_{o}$ 量级、3–4 层 ≈ $g_{m} r_{o}^{2}$ 量级	减层省 headroom,增益同时掉一个数量级——"低压下 gain 从哪来"是总账

先做 headroom 预算,再选架构:逐支路列 $V_{o v}$ 账( $V_{D D}$ 、输入共模、输出摆幅、每条电流路径的堆叠数),Telescopic 连饱和条件都摆不下就第一轮淘汰,不要先算 W/L 再发现结构放不下;
决定砍哪一层:优先砍对 $R_{o u t}$ 贡献最小的一层,而不是均匀减层;
按共模需求选输入结构:共模低用 PMOS 输入、高用 NMOS、轨到轨用互补对(见 01-Rail-to-Rail Input);都做不到再考虑 bulk-driven;
极低 VDD 直接考虑 inverter-based:互补跨导单元 $G_{m} / I_{D}$ 效率最高、只叠两层(见 04-Inverter-Based);
W/L 与面积定标:按 gm/ID 与噪声预算定 W/L(见 gmid方法);bulk-driven 的输入对要用面积补回损失的跨导;
PVT 全角复核:低压结构对阈值漂移敏感,所有 corner 下验证饱和条件与摆幅,不能只看 typical。

设计速算示例

规格:VDD = 1.0 V、 $V_{t h} \approx 0.5 V$ 、 $V_{o v} \approx 0.1 V$ 、信号共模 0.35 V

Telescopic(NMOS 输入): $V_{c m, m i n} \approx V_{t h} + 2 V_{o v} = 0.7 V ≫ 0.35 V$ → 淘汰;
PMOS 输入 5T: $V_{c m, m a x} \approx V_{D D} - | V_{t h} | - | V_{o v} | = 0.4 V$ → 0.35 V 勉强可过,裕量紧( $V_{o v}$ 再压小或接受更差匹配);
VDD 降到 0.8 V: $V_{c m, m a x} \approx 0.2 V$ ,摆幅同步被压没 → 只剩 inverter-based / bulk-driven / 电平移位

摆幅先于增益"死亡":电压每降一点,先死的是摆幅与饱和裕度而不是增益——第一件事是算 $V_{o v}$ 账,不是算 W/L。
$η$ 小导致增益/带宽全面打折:bulk-driven 的 $g_{m}$ 只剩 $η g_{m}$ (0.2–0.4), $A_{0}$ 、GBW、噪声、失调同比例恶化,不是只牺牲增益;用面积/电流补回来时,噪声与失配又会反噬。
bulk 的寄生与噪声:NMOS 的 bulk 是衬底,与全芯片共享——衬底噪声直接进输入;PMOS 用 n-well 可隔离但面积大;bulk 是高阻节点,耦合电容与结泄漏都必须管。
bulk–source 结二极管:输入摆幅超过约 0.5–0.6 V(结压降,随温度下降而减小)就正向导通,输入范围被硬性钳住。
温度影响:body 系数与结压降都随温度漂移,bulk-driven 的 DC 点与输入范围要全温区复核; $V_{T H}$ 又不随 $V_{D D}$ 缩放,偏置裕量在冷/热角可能同时出问题。
漏电在高阻节点上放行:低压 + 高阻 bulk/level-shift 节点上,亚阈值漏电与结漏电的影响被放大,idle 偏置会漂。

优点	缺点
VDD 低至 1.0 V 以下仍可用,适应先进逻辑工艺与电池供电	增益–摆幅矛盾不消失:不堆叠就损 $R_{o u t}$ ,bulk-driven 就损 $g_{m}$
手段组合式,按规格只选需要的几项	bulk-driven / floating-gate 跨导小、噪声大、工艺依赖强
与 rail-to-rail 输入输出结合,低压下保持大实际信号范围	level-shift / 辅助支路引入额外静态电流、噪声与极点
多数手段与数字 CMOS 工艺完全兼容,不需特殊器件	验证范围大:PVT 全角逐管检查饱和条件

手段	保住的指标	付出的代价	典型场景
减少堆叠	摆幅、饱和裕度	$R_{o u t}$ 、增益	任何低压 OTA
Folded Cascode	ICMR、摆幅灵活性	额外电流、噪声、复杂度	低压中等增益
Bulk-driven	摆脱 $V_{T H}$ 限制	$g_{m} \to η g_{m}$ 、噪声、结限制	极低电压、特殊场合
Inverter-based	$G_{m} / I_{D}$ 效率、摆幅	PVT 下 DC 点漂移、共模难控	极低 VDD、先进工艺